Структурная схема
Version 2 (Dmitry Smekhov, 08/15/2011 03:14 pm) → Version 3/4 (Dmitry Smekhov, 08/15/2011 03:15 pm)
h1. Структурная схема
Основой контроллера является компонент [[pcie_core64_m1]]
Он объединяет IP Core Xilinx, автоматы формирования и приёма пакетов, узел доступа к регистрам и DMA контроллер.
Структурная схема:
!pcie_core64_m1.png!
Компонент имеет две шины:
* Шина [[BAR0 Bus]] - для доступа к регистрам BAR0
* Шина [[PLD Bus]] - для одиночных одиночные и блочных обращений блочные обращения к BAR1
Канал DMA работает только с шиной PLD Bus.
В пространстве BAR0 реализованы регистры управления. Они объединены в блоки управления. Для управления каналами DMA выделены блоки управления 4,5;
Доступ к блокам управления 0-3 производится через шину [[BAR0 Bus]].
Компонент [[pcie_core64_m2]] является примером использования контроллера в системе. Он добавляет блок управления MAIN и формирует локальную шину [[LC Bus]]
!pcie_core64_m2.png!