Структурная схема
Version 1 (Dmitry Smekhov, 06/17/2011 07:47 pm)
| 1 | 1 | h1. Структурная схема |
|
|---|---|---|---|
| 2 | 1 | ||
| 3 | 1 | Основой контроллера является компонент [[pcie_core64_m1]] |
|
| 4 | 1 | Он объединяет IP Core Xilinx, автоматы формирования и приёма пакетов, узел доступа к регистрам и DMA контроллер. |
|
| 5 | 1 | Структурная схема: |
|
| 6 | 1 | ||
| 7 | 1 | !pcie_core64_m1.png! |
|
| 8 | 1 | ||
| 9 | 1 | Компонент имеет две шины: |
|
| 10 | 1 | * Шина [[BAR0 Bus]] - для доступа к регистрам BAR0 |
|
| 11 | 1 | * Шина [[PLD Bus]] - для одиночные и блочные обращения к BAR1 |
|
| 12 | 1 | ||
| 13 | 1 | Канал DMA работает только с шиной PLD Bus. |
|
| 14 | 1 | В пространстве BAR0 реализованы регистры управления. Они объединены в блоки управления. Для управления каналами DMA выделены блоки управления 4,5; |
|
| 15 | 1 | Доступ к блокам управления 0-3 производится через шину [[BAR0 Bus]]. |
|
| 16 | 1 | ||
| 17 | 1 | ||
| 18 | 1 | ||
| 19 | 1 | Компонент [[pcie_core64_m2]] является примером использования контроллера в система. Он добавляет блок управления MAIN и формирует локальную шину [[LC Bus]] |
|
| 20 | 1 | ||
| 21 | 1 | !pcie_core64_m2.png! |