Структурная схема¶
Основой контроллера является компонент pcie_core64_m1
Он объединяет IP Core Xilinx, автоматы формирования и приёма пакетов, узел доступа к регистрам и DMA контроллер.
Структурная схема:
- Шина BAR0 Bus - для доступа к регистрам BAR0
- Шина PLD Bus - для одиночных и блочных обращений к BAR1
Канал DMA работает только с шиной PLD Bus.
В пространстве BAR0 реализованы регистры управления. Они объединены в блоки управления. Для управления каналами DMA выделены блоки управления 4,5;
Доступ к блокам управления 0-3 производится через шину BAR0 Bus.
Компонент pcie_core64_m2 является примером использования контроллера в системе. Он добавляет блок управления MAIN и формирует локальную шину LC Bus
Компонент pcie_core64_wishbone также является примером использования контроллера в системе. Он добавляет блок управления MAIN и формирует локальную шину WISHBONE
